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楼主: wer004aqqcom

[原创] 新入手PLL,忘大牛指导方向,给后来人一个指导

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发表于 2014-8-31 16:40:52 | 显示全部楼层
我也想学PLL啊
发表于 2014-9-1 19:25:20 | 显示全部楼层
How many phases you are planning?
 楼主| 发表于 2014-9-3 10:36:23 | 显示全部楼层
回复 22# kalai


  先出一个整体框架吧,目前做到的进度就是系统仿真了一下,搭建了个matlab下的仿真模型
发表于 2014-9-3 22:51:05 | 显示全部楼层
PLL是好方向,有前途
 楼主| 发表于 2014-9-15 16:12:16 | 显示全部楼层
回复 24# julyworld


   嗯,就是做好比较难
 楼主| 发表于 2014-9-15 16:20:56 | 显示全部楼层




   嗯,通过近期的摸索,完成了在Matlab下的行为级仿真,Cadence下的电路级仿真,都比较简单。主要是熟悉工具的使用,对于PLL有个整体的把握。贴图如下:

Cadence

Cadence

Cadence

Cadence

Matlab

Matlab

Matlab

Matlab
发表于 2014-9-15 22:14:18 | 显示全部楼层
本帖最后由 dthung 于 2014-9-15 22:43 编辑

学PLL中. 大家加油.
发表于 2014-9-16 09:20:13 | 显示全部楼层
回复 14# jinlilijin


    hisilicon 的性能还不行,100fs的jitter只不过是整数分频,和ADI,TI的几十fs量级,还存在显著地差距的。
发表于 2015-1-6 11:32:36 | 显示全部楼层
phase thank yuo for pll data
发表于 2015-1-6 11:33:00 | 显示全部楼层
所有的 Digital Cell 都需要用 P-GuardRing 在圍一圈(防止 Noise 干擾到 Analog Block)
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