新入手PLL,忘大牛指导方向，给后来人一个指导

天迹郎 · 发表于 2014-7-29 13:15:17

系统仿真肯定要做的

Kink0307 · 发表于 2014-8-2 18:22:49

你还有一年多，时间绝对够- -

何平 · 发表于 2014-8-2 19:34:36

个人建议先重点看一下拉扎维上有一章专门讲的锁相环，我觉得讲的很好，然后做一下压控振荡器，熟悉Cadence软件使用，譬如PSS+PNIOSE，然后开始看几篇关于锁相环的硕士博士论文，有些博士论文写得更好因为介绍的知识比较系统，同时试着去搭一个整体电路仿真一下看功能是否达到了，功能做到说明至少你的方向正确接着就是性能的优化了，个人用的是ADS系统建模，觉得很方便比较容易入门

jinlilijin · 发表于 2014-8-7 23:02:02

做为多年从事PLL芯片的体验是做出功能很简单，但是把PFD和CHAREGE PUMP,VCO,分频器，小数分频数字电路，这四部分出个简单东西很容易，做深入了就很难了，这也不是在校大学生和老师可以做好的，因为这里面涉及了许多其他方面的知识，只有逆向学习很多老外实际产品电路，才能有操千器而后识器的感觉。
至于很多人说的ADPLL很难，模拟PLL很简单。这个观点我是不赞同的，所有东西，当你需要做到极致时，所有都很难。鉴相器HMC704颠覆了传统观念中CMOS电路归一化噪声不可能小于-230dBc/Hz的观点，还有Hitittite的PUSH-PULL系列VCO 将单片的相位噪声做的和传统DRO水平接近，颠覆了电感是制约相噪的主要矛盾观念，还有认识的一个华为牛人将100MHz的石英晶体振荡器的1kHz相位噪声提高到-165dBc/Hz,而此前国外产品基本上是-155dBc/Hz.最近siliconlab的时钟芯片，将单片抖动控制到200fs以内。这些都是传统成熟电路，大家都公认很难提高

jinlilijin · 发表于 2014-8-7 23:04:13

如果是在学校跟老师的话，建议做ADPLL，这方面刚起步，很多东西还不是很成熟，发论文比较容易

wer004aqqcom · 发表于 2014-8-8 15:10:23

回复 13# 何平

非常感谢，现在看完了拉扎维的第15章pll,对于PLL的系统稳定性，系统相位噪声的概念有了点了解。

目前在学习一个复旦的博士论文，也是导师指导看的。

研究了PLL中各个模块的噪声对于环路的相位噪声的影响。很多需要推导了公式才会明白，看到后面的介绍里，也有很多推导，感觉蛮麻烦这些公式

拿这些公式怎么办?慢慢看吧

wer004aqqcom · 发表于 2014-8-8 16:19:13

回复 14# jinlilijin

很厉害，真的！
希望以后多多指教！

mazhen4321 · 发表于 2014-8-14 10:18:52

来学习一下

K-Dragon · 发表于 2014-8-15 17:10:26

话说楼主是哪个学校的研究生啊？

wer004aqqcom · 发表于 2014-8-30 11:32:30

回复 19# K-Dragon

一个垃圾学校，不说了，都是泪

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