请教“formality debug failing point”

轻水一杯 · 发表于 2014-7-18 14:12:47

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在GUI下debug其中某个failing point，show input pattern,如下图，发现implementation的input比reference的多，通常如果reference的input多，一般是被DC merged了，或者set constant了，比较容易debug.但是下图是implementation的input多，我查看的RTL代码，implementation是对的，所以想请教，什么情况下会导致reference的input缺少了，换言之，貌似reference的logic cone被优化了。
QQ截图20140718141512.jpg

轻水一杯 · 发表于 2014-7-28 14:35:39

已经找到原因，RTL代码写法过于抽象，DC可以识别并综合出正确的网表，但是FM比对时，FM无法识别RTL复杂的写法，修改RTL代码后，比对通过。

icfbicfb · 发表于 2014-7-29 13:50:43

用svf加载还不行么，

我要去NV數位 · 发表于 2024-3-12 18:41:41

RTL太抽象還能合成喔

[求助] 请教“formality debug failing point”

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