FPGA的时序问题

hba24 · 发表于 2014-7-18 09:26:43

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假如FPGA时钟跑在200M理论上，晶振也是在老化的，可能越来越快，也可能越来越慢。
那如果越来越快，岂不是有一天，时序就会不满足？要多久才会发生这种情况呢？

chinafpga · 发表于 2014-7-18 09:34:56

本帖最后由 chinafpga 于 2014-7-18 09:36 编辑

晶振越来越快是有范围的，一般晶振有个技术指标叫“ppm”，会在那个范围之内的，ppm越小的晶振越贵！

wgej1987 · 发表于 2014-7-18 10:01:26

失效性分析谁知道啊，自己看看你的晶振多久会变化到你不能接受的时候。。。

hba24 · 发表于 2014-7-18 10:53:53

假设我们的输入时钟是100M,周期是10ns,但是这个时钟肯定和基准是有差别，不是标准的10ns,具体差多少也不清楚，那么FPGA在布线，时序分析的时候，是不是把这个裕量也留出来了呢

wgej1987 · 发表于 2014-7-18 15:54:44

create_clock的时候自己留余量啊

autim · 发表于 2014-7-18 20:34:48

应该是个很缓慢的过程，总不会像吃的饼干过几个月就变质了吧

爱国猛男 · 发表于 2014-7-19 13:31:22

说的很有道理，学习了

guodaqn · 发表于 2014-7-20 17:11:15

这个都没考虑过，长见识了！！

Schweinshaxen · 发表于 2014-7-22 13:28:51

工艺包里应该都会有说自己的clock jitter是多少，FPGA也应该一样

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