请教：大家在设计复位电路时，都是怎么设计的？（ASIC除外，指FPGA）

半机器蔡 · 发表于 2014-7-16 23:43:45

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如题，大家在敲verilog代码时，复位部分怎么设计，拿port过来的复位信号过来直接用，不用管？还是说有采取类似于异步复位、同步释放的做法

haitaox · 发表于 2014-7-17 08:50:51

1.如果复位信号不属于当前模块的时钟域，必须要同步到本地时钟域
2.尽量用同步复位
3.尽量不用复位

半机器蔡 · 发表于 2014-7-17 11:33:37

回复 2# haitaox

FPGA中为什么尽量用同步复位，而不用异步复位，能够进一步解释呢？

kob · 发表于 2014-7-17 14:59:34

好！！！！！！！

kob · 发表于 2014-7-17 15:01:18

好！！！！！！！！！！

kob · 发表于 2014-7-17 15:10:02

好！！！！！！！！

haitaox · 发表于 2014-7-17 15:19:50

同步复位的好处(前提是复位信号已经处于时钟域之内)
1.可以使软件选择将复位信号放到FF的sr端口还是作为逻辑输入
2.软件根据当前的设计，可以灵活布线复位信号
3.很多FPGA的内部器件的寄存器没有异步复位端口，只有同步复位端口，例如DSP
4.很多FPGA的内部原语只能使用同步复位，例如SRL

kob · 发表于 2014-7-17 15:21:40

好！！！！

hb910305 · 发表于 2014-7-17 17:19:01

进来学习下~

chinafpga · 发表于 2014-7-18 12:49:32

回复 7# haitaox
Xilinx的DSP48E1是否需要同步复位？还是异步也可以，如果对时延要求不高的话。Xilinx的BRAM呢？

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