UVM中testcase或sequence中如何force DUT的信号

无有dfere · 发表于 2017-5-3 15:56:48

回复 10# cooperqi

你好我最近也在做这个但是路径怎么设置都不对这个函数具体怎么使用你能说一下吗

小科白菜 · 发表于 2017-5-4 17:00:51

回复 10# cooperqi

难道发这个帖的时候不是做验证。。

cooperqi · 发表于 2019-1-31 17:26:04

回复 12# 小科白菜

设计验证都做过，最近的职位又是验证。

chaozhanghu · 发表于 2019-2-11 23:47:36

UVM提供了vpi接口的一组函数

uvm_hdl_read
uvm_hdl_force
uvm_hdl_release
uvm_hdl_deposit
...

viviy · 发表于 2021-3-11 23:37:00

uvm_hdl_force这些是不是也可以直接对接口上的值赋值？

king1767 · 发表于 2022-4-26 16:26:19

如果是将 test和seq 包在一个package里面导入到tb里，则在test和seq中是无法访问dut里的信号的，但是如果是把test和seq不包在package里，然后 include到tb里，test和seq就可以访问到dut里的信号了

hillhwchen · 发表于 2024-3-19 15:59:28

king1767 发表于 2022-4-26 16:26
如果是将 test和seq 包在一个package里面导入到tb里，则在test和seq中是无法访问dut里的信号的，但是如果是 ...

原来一直不知道原因，这个回答太棒了！

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