最近刚学DC，时序违例不知道怎么处理，求指导！！

z1zzyzzy · 发表于 2014-7-15 22:11:10

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如图

1、图中第一个地方，为什么直接就有5ns延时？？CCLK_clock是bus_clock的一个二分频生成时钟。
2、图中第二个地方，为什么会突然多出这么大一个延时模块？

3、另外，想下图中，出现这么多小延时模块是为什么？？？这个是违例的主要原因，要怎么约束和处理？？

谢谢各位了！！！

z1zzyzzy · 发表于 2014-7-15 22:32:06

自己顶。。。。

z1zzyzzy · 发表于 2014-7-16 09:23:43

再顶！！！！！！！！！！！！！！

z1zzyzzy · 发表于 2014-7-16 14:48:21

快顶不动了。。。。。

z1zzyzzy · 发表于 2014-7-16 16:02:36

人呢？？？？

z1zzyzzy · 发表于 2014-7-16 22:05:51

怎么就没人来。。。。

herrzhou · 发表于 2014-7-17 16:51:12

如图

1、图中第一个地方，为什么直接就有5ns延时？？CCLK_clock是bus_clock的一个二分频生成时钟。
2 ...
z1zzyzzy 发表于 2014-7-15 22:11

登录/注册后可看大图

把transition也标出来

yua123 · 发表于 2016-8-24 01:44:29

希望大神能解答

telewuhun · 发表于 2016-12-13 17:25:37

希望大神能解答

时光你是美人 · 发表于 2016-12-14 10:41:29

希望大神解答！感觉这几年好多问题都没人解答了啊

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