模拟电路中ESD问题请教各位大侠！

semi_bamboo

各位，我在宜硕打ESD时现在碰到一个问题（宜硕打ESD比较权威，他们的ESD过程没有问题，
只是我们想分析他们的结果）
就是附件中所述的引脚PAD1对引脚VSS打正2000V（即PAD1为电压正端，VSS为电压负端）时，PAD1对VSS
的IV曲线在打ESD前后没有变化（说明PAD1对VSS的ESD防护没有被打坏），但是导致芯片引脚VDD对VSS之间有漏电，
不知道有没有人碰到过这个问题？什么机理呢，请教过程中。

esd电路图片

jiang_shuguo

看看电路中是否存在悬浮节点，可能是esd过程在某些节点上充电了，但有不能完全放掉，是vdd到vss的某些东西在低阻态，你就看到漏电了。

jiang_shuguo

或者是耦合过去了些信号，损坏了什么。

jiang_shuguo

外人只能猜，还得看电路，layout和实际测试现象才能解决

math123

觉得有可能这个ESD zener那里电压抑制不够好，PM1的gate和衬底nwell穿通了。
在测漏电的时候，如果PAD1悬空，会测到有个电压值吗？
看这个ESD电路结构，PAD1的正常工作电压似乎较高，是多少伏啊？
还有普通标准CMOS工艺是实现不了正向PN结的，图中的这个正向PN结是通过DNW来实现的吗？

hszgl

回复 5# math123


    他这个正向PN结和后面的一个反向串联，可以用“P注入+N井+P衬底”实现。

hszgl

请问测到漏电时，PAD1为何电位？如果反相器输入端电位接近1/2VDD，即使PM和NM没有打坏也会漏电。

fuyibin

   

各位，我在宜硕打ESD时现在碰到一个问题（宜硕打ESD比较权威，他们的ESD过程没有问题，
只是我们想分析他们 ...
semi_bamboo 发表于 2014-7-15 10:40

                               
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是不是这个ESD电路有点问题啊，正向打ESD时保护能力不够，靠diode和齐纳管反向击穿来保护gate
那gate至少也要见到5~6V电压，会不会是打过ESD后阈值变化了，导致漏电。
再加一个ESD diode到电源，然后电源、地之间加一个clamp就好了
负向ESD打过么？那样应该没有问题

semi_bamboo

谢谢各位的回复，对的！我可能没有把情况说清楚，再补充一下：
此工艺不是普通的CMOS工艺，
BJT，CMOS等都有，二极管phvnw, hvpwhvnwnbl都有。
PAD1的正常工作电压范围：（-9V~22V）,
MOS管的栅氧承受电压<7V，
VDD=2~5V,
我们也尝试在VDD与VSS之间加5V测漏电时，在PAD1上加一外加电压，电压值从0~5V变化，
试图改变芯片内部的高阻节点（悬浮节点）的点位，结果发现漏电流没有变化！说明此漏电流与
PAD1的电位没有关系。
还有我们在宜硕打ESD时，
用3个样品芯片PAD1对VSS打2000V正压时，有2个样品会VDD与VSS之间漏电，还有1片是好的（不漏电）；
用3个样品芯片PAD1对VSS打1500V正压时，有1个样品会VDD与VSS之间漏电，还有2片是好的（不漏电）；
用3个样品芯片PAD1对VSS打1000V正压时，3片都是好的（不漏电）；
后来又重复进行了此实验打2000V，共有5片芯片漏电，
而且5个样品芯片漏电在VDD=3V时，漏电流分别为：194uA,193uA,194uA,195uA,196uA(即样片之间误差很小，只有1到2uA的区别)
改变VDD=5V时，此5个样品芯片漏电流都一样为：537uA（样片之间没有区别）。
即漏电与VDD之间不是正比例的关系，倒是有点平方关系（即：抛物线曲线），因为5/3不等于537/194.
而且漏电流的值可以重复，说明不是普通的击穿导致的漏电流（如果是普通的击穿导致VDD与VSS漏电流，则
漏电流值不可重复！）
对了，上面的附图是我能从芯片schematic中找到的PAD1与VDD最直接的连接关系了，不知道有没有其他的
耦合方式导致漏电了？

semi_bamboo

回复 3# jiang_shuguo

谢谢你的回复
    你说的很有道理，我接下来可能就是找电路中间接的耦合点了