两块FPGA用跳线连接是能否传输时钟信号

fanny_haiyun

做工程过程中遇到问题， 两块FPGA进行通信，互相传输数据，本来想用同步方式进行传输，则在连接两块板子的导线中，有一根传递的是时钟， 但是在有时钟输入的时候，接收到的信号就会产生很多毛刺，且会影响到我的功能，
故请问各位有经验的工程师，能否在两块FPGA之间用导线传递时钟信号？

wh1105

If your platform used the xilinx fpga chip. You can used the ODDR to do it.

kubilago

速度不快可接, 但兩塊版子要共地

fanny_haiyun

回复 2# wh1105


   的确使用的是Xilinx的板子，查阅了ODDR，认为其主要作用是让输出时钟稳定，但是目前的状态是输出时钟chipscope显示稳定，输入时钟显示不稳定。   输入时钟是分配到一个普通IO管脚进入FPGA的，生成bit文件时会报错，但是被忽略了。不知把普通IO作为时钟输入时是否有什么办法使其质量更好。

fanny_haiyun

回复 3# kubilago


   传递的时钟是50M的，不知道能否算作速度不快。   其次是对于两块FPGA应该如何共地呢？
   新手上路，有太多不懂的地方。

wh1105

1. How do you to do you output clock.
2. The clock input must be into by the glck port. That is necessary for it.  You can't used the normal gpio port.

kubilago

50M還好, 我接過100M的
兩塊FPGA電源要共地, 我們的作法是有一塊母版, 上頭接兩塊FPGA, 電源要是同source
如果你已經是兩塊獨立的要透過bus溝通, 那可以把其中一塊的原始power路徑斷開, 另外設計power電路, 來源是另一塊FPGA版

另外要聽樓上大大說的, 你clock input端一定要用GCLK的, 會比較穩

fanny_haiyun

回复 6# wh1105


   我的设计逻辑详见另一个帖子：http://bbs.eetop.cn/viewthread.php?from=notice&tid=450784   FPGA1和FPGA2是通过跳线连接的
（FPGA1的clk_out、data_out、en_out、clk_in、data_in、en_in的引脚被分配到该板子上的Single-Ended Expansion I/O Connectors， FPGA2的相应input和output被分配到FPGA 2板子上的一些GPIO pins上，然后用跳线将这些pins进行连接，这些信号中就包括的clk）
    所以说我的clk_in是通过普通IO口进入FPGA的，不知道如何规避这个问题，求指教。

kubilago

還有一種更暴力的方法, 也是最快的
利用跳線, 將兩塊FPGA的地線通通連接起來, 而且盡可能的多連一些
這我也試過, 有時板子電源事前沒規劃, 或是客戶臨時要對接時, 會這麼搞

fanny_haiyun

回复 7# kubilago


   关于GCLK仍不太理解：         我的clk_in必须是由另一块FPGA输出的（因为我要同步输入的数据），而GCLK不是应该是由本块板子晶振源产生的才行吗？
   我不知道是不是自己的理解仍不够透彻，不知道该如何处理从另一块板子来的clk，并通过本块板子的GCLK IO口进行输入。