求助cadence RTL compiler的问题！

bluesoulwei · 发表于 2014-6-28 10:36:05

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最近在学习RTL compiler软件的时候，如果用read_hdl命令读取源程序文件，总是默认该源程序是verilog文件，各位大神，如何设置才能认为是vhdl文件呢？

wh1105 · 发表于 2014-6-30 22:51:12

FYI~~
The syntax shows below
read_hdl -vhdl -top "top_module_name" "file_list"

ricvadim · 发表于 2014-7-4 02:05:14

Ok, very good.

didiaolanse · 发表于 2016-2-14 16:11:50

good，thx

prabakaran_123 · 发表于 2018-5-31 01:09:23

Good will it be working

dicky · 发表于 2019-4-2 23:05:40

thank you so much

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