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[求助] 请教一下关于link_library的问题

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发表于 2014-6-15 15:40:45 | 显示全部楼层 |阅读模式

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我在配置中link_library中没有加*,只有target_library,现在我有三个文件a.v b.v top.v,a和b在top中被调用了,我将这三个文件用read_verilog读入,并且将top设置成了current_design,然后link,同样能够link成功啊,为什么呢?不是说不加*的话,DC不会用memory中读取设计文件吗,那么他怎么link成功的呢?
 楼主| 发表于 2014-6-16 18:37:42 | 显示全部楼层
额,自己顶一下沙发~
发表于 2014-6-17 10:38:25 | 显示全部楼层
*应该代表的是当前目录,或者DC的安装目录。
要知道,所谓的link_library and target_library 都是系统定义的变量,来代替在设计中经常用到的一系列地址。
当你在read命令指明了设计文件,DC就会读取进来,然后当synthesis的时候,会一句target_library来做synthesis. 所以对于你的问题是即使没有*也会读取进来的,而如果你调用的原件都是target_library调用的,那么link的时候就会与之相对应,故而没有错误。
但是,如果你额外调用了target_library的宏单元,可能就会报warning或者是错误。


以上都是我自己的理解,如果您觉得还不清楚,不妨一起来讨论下,或者参照synopsis DC user manual。
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