用verilog实现下面时序

lkk0226 · 发表于 2014-6-10 16:14:17

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上图每个VSMP信号后延迟16.5个时钟会输出该VSMP对应的RA,RB,GA,GB,BA,BB,怎样用verilog编程实现在VSMP过后16.5个clk后，准确的把
OP[7:0]写入RAM呢，大家帮我指导指导吧

acgoal · 发表于 2014-6-10 23:02:11

从波形图上看，其实就是第17个时钟周期采样数据就对了。这样看简单多了吧。数数字呗。

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