[请问]这种情况怎么做dft设计？

sjtusonic

请问这种时钟线上的单元怎么做dft设计来测它的SA（Stuck At） fault：

module ic (clk, in, out, clkout);
input clk,in;
output out,clkout;

invx1 inv1(clk,net1);
invx1 inv2(net1,clkout); // 一支时钟线直接输出至端口，不接reg/CK端
.....
bufx1 buf1(clk,clk_1);
regx1 reg1(clk_i,in,out);

......

endmodule

其中buf1的SA fault可以通过检查reg1来查。
但是inv1，inv2没有接reg负载，如何检查它们的SA fault？

是要增加可观性，插入scan_observ_reg来检查吗？

sjtusonic

自顶，求大牛指点~

kooldiva

这个时钟是测试时钟的路径么？如果是的话就无所谓啊，有STUCK AT的话没时钟，没法工作啊。。

sjtusonic

这个时钟是测试时钟的路径么？如果是的话就无所谓啊，有STUCK AT的话没时钟，没法工作啊。。
kooldiva 发表于 2014-6-10 13:33

                               
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    不是，这个时钟线不接触发器，线上接了个delay_cell（类似clk buf功能）然后直接输出。