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楼主: zhiqiang3713

[求助] 关于LDO在输入电压较高时的PSR变差的原因

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发表于 2014-6-5 08:54:30 | 显示全部楼层
回复 5# zhiqiang3713


    很有可能是你的op-amp的某些管进入线性区了,导致gain下降。仿一下DC查一下。
 楼主| 发表于 2014-6-5 17:43:45 | 显示全部楼层
回复 11# microstudent


  电源电压时7.5V的时候,运放的输出级电压可能已经被拉高到6V左右,输出级的NMOS的D端电压也被拉到这个高,这个时候NMOS基本已经偏离了线性放大区,我猜可能是这个原因导致的。有一个疑问是:7.5V和5V电源电压两种情况的闭环增益的直流值差不多,按说我PSRR的直流值应该就是由闭环增益的直流值来决定的,是不是电源电压较高的时候,NMOS有些偏离了线性放大区导致了系统的非线性?这对PSRR有这么大的影响吗?
发表于 2014-6-5 22:44:18 | 显示全部楼层
回复 12# zhiqiang3713


   “闭环增益的直流值”是什么意思呢?不应该是开环增益吗?不知道你的结构,还有一个可能是你的op-amp的偏置电流有可能随着VDD增大而增大,这样也会导致你的gain变低
发表于 2014-6-6 23:16:51 | 显示全部楼层
整个环路的直流增益因该是肯定降低了,不知道有没有仿真体现?
按理说偏置用的带隙基准源的话,psrr应该比较大,个人比较倾向于运放的输出管工作区间的变化
发表于 2023-9-19 09:40:11 | 显示全部楼层


victor0o0 发表于 2014-6-4 15:38
检查检查漏电吧,高压下面,衬底漏电太严重了会导致运放Gain下降的


请问大佬 如何检查漏电啊?
发表于 2024-1-29 15:06:57 | 显示全部楼层
我也遇到这个问题了,电压从2V上升,PSRR变好,但是升到5V继续升高5.5V,PSRR就开始变差,loop gain变小但是变小的不多。最终低频环路增益82dB时PSR才-42dB。想问楼主这个想明白了吗?
发表于 2024-3-27 16:39:49 | 显示全部楼层


allenpipe 发表于 2024-1-29 15:06
我也遇到这个问题了,电压从2V上升,PSRR变好,但是升到5V继续升高5.5V,PSRR就开始变差,loop gain变小但 ...


找到原因了吗,最近也遇到这个了
发表于 2024-5-8 09:46:01 | 显示全部楼层


热心市民老王 发表于 2024-3-27 16:39
找到原因了吗,最近也遇到这个了


找到原因了吗,最近也碰到了
发表于 2024-11-11 17:42:39 | 显示全部楼层


热心市民老王 发表于 2024-3-27 16:39
找到原因了吗,最近也遇到这个了


请问找到原因了吗,我也遇到了
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