PLL仿真相位噪声与时钟抖动

何平 · 发表于 2014-6-2 15:16:53

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我已经在Cadence下搭好了一个锁相环电路，也做过瞬态仿真，输出正常，但我要仿真出PLL整体输出的相位噪声，论坛上有人说先进行各模块的局部相噪仿真然后再用MATLAB进行曲线拟合出总的相位噪声，那各模块的PN应该怎么仿呢，我做过VCO的PN仿真，用的是Cadence下的PSS+PNOISE，但其他模块我就不会了，其他模块都是有输入信号源驱动的电路啊，用PSS+PNOISE好像不行，还望高手慷慨解囊，不胜感激！

dhyai · 发表于 2014-6-3 17:06:13

分成四个模块 pfd+cp，lpf，vco，divider，都可以用pss+pnoise仿出噪声，然后乘以各个模块到输出的传递函数，得到总体噪声，然后将曲线积分得到jitter。

fuyibin · 发表于 2014-6-3 18:01:07

楼上正解

何平 · 发表于 2014-6-3 22:34:17

回复 2# dhyai

首先谢谢你的回答，VCO和divider可以用PSS+PNOISE仿真输出相位噪声，但是pfd+cp，lpf输出的分别是电流噪声和电压噪声而非相位噪声，这也可以用PSS+PNOISE吗？好像不行吧。。。还有，乘以各个模块到输出的噪声传输函数得到总噪声然后积分得到抖动，这个过程是用手算的吗，应该不是吧，那是用MATLAB建立噪声模型然后拟合出总的输出噪声曲线吗？？还望小富人赐教