ICC 产生的verilog的power、ground连接问题

jtianen

在做完p&R之后会得到一个verilog，导入cadence变成schematic之后发现有很多cell的power、ground被标记为 “Synopsys Unconnected”。 查看verilog发现很多cell（但并不是全部cell，有很多是正常的）的pg是 “Synopsys Unconnected XX” （XX是个数字）。layout的pg connection没有问题，但是就是schematic有些问题。怀疑是在P&R过程中没有运行pg connection的命令，重新跑了一次，特意多加了一次derive_pg_connection(之前的脚本已经有过一次)但是还是一样，有很多 “Synopsys Unconnected” 问题。 之前改过一个macro的layout，从新做了一个部分的synthesis， 在这些改动之前没有问题。
谢谢！   

zero_0

如果是这样， ICC 也过不了 LVS 啊。
有 verify pg 吗？ derive_pg_connection 要针对不同的 PG pin 进行连接，所有 cell 的 PG 都一样吗？

jtianen

回复 2# zero_0


   因为是std cell，所以都是一样的pg，很奇怪的是icc的drc和lvc都能过（我怀疑是环境问题，这两个东西之前一直不会报错，但是import进candence会有错）。学校的linux环境太混乱了，这几天我需要跟管理员说说这些事情。
谢谢帮助