DC综合出现timing loop的问题

snowzx

请教各位大神，在DC综合时报出有timing loop，并且报了这样一个warning：disabling timing arc between pins "D" and "Q" on cell "inst_A/clk_gate_A_reg/latch" to break a timing loop(originally by case_analysis).
请问：1、这是不是工具自动打断了timing loop，我还需要做什么操作吗？
        2、timing arc是什么意思，在这起到了什么作用？
        3、设计原本是没有timing loop的，我用了compile -gate_clock，然后出现了timing loop，请问这样综合出的网表会不会改变原本的电路功能或者产生不好的时序影响。

请各位不吝赐教，多谢啦！