dc综合后网表仿真，结果出错，求大神们指教。

flyloop

最近总是出现网表仿真结果错误啊，跟rtl代码完全两样，但formality却是过的，什么原因呢？
第一次玩dc，所以很多东西都不懂，请大神们指教。
vcs 编译选项已经加了+nospecify +notimingcheck了，加不加没什么区别。
另外网表编译的时候，vcs提示网表中模块例化是少了端口连接，这是怎么回事呢？
ps： DC版本为2011
VCS版本为2013 vcs-mx, vcs2009版本也仿过，一样错。

orlye

+nospecify一般我不用，但我会加+delay_mode_distributed，你可以试试。
再不行就硬来，对比RTL和网表的波形，找到不一致的来源。

flyloop

回复 2# orlye


    现在仿真倒一致了，但反标从波形图上压根没发现时延....整晕了，肯定没加+nospecify +notimingcheck之类的。

zhaowenzhe

应该是没有加这些参数而引起的。我习惯用ncverilog，反标后还需要增加负延时的支持。

orlye

dc后的仿真不反标sdf的。
因为dc不修hold时序，反标的sdf非但不准，还可能因为hold时序违例跑飞掉。
+delay_mode_distributed就是为了去除一切反标时序。

bysg312

flyloop 发表于 2014-6-1 00:39
回复 2# orlye

请问一下，你当时DC综合不正确是如何解决的？

flyloop

bysg312 发表于 2020-12-7 15:27
请问一下，你当时DC综合不正确是如何解决的？

DC一直是对，当时是突发奇想，想用综合结果来后仿，虽然现在也没弄出来，但本来这个sdf就不准的，所以这步无所谓。DC综合不正确，看fm结果，找到rtl还是syn.脚本的设置问题。
读入svf，一般情况下fm都是过的。

bysg312

flyloop 发表于 2020-12-8 19:45
DC一直是对，当时是突发奇想，想用综合结果来后仿，虽然现在也没弄出来，但本来这个sdf就不准的，所以这 ...

您说的”DC一直是对“是指什么？DC综合结果正确？还是DC网表的仿真结果正确？

应该是指综合结果吧？

bysg312

flyloop 发表于 2014-6-1 00:39
回复 2# orlye

请教一下，楼主最终是怎么调整dc综合网表仿真通过的呢？

flyloop

DC结果+ sdf 仿真没有太大意义，我放弃了。当初想仿真的原因是DC里也可以抽取掉sdf, 所以想试试而已