有没有便宜一点的ASIC综合工具呀

shenbiao

公司要买ASIC的RTL综合软件。Library是UMC的0.18um。RTL Code有几万行吧。
如果是FPGA的话有免费的，ASIC有没有呀？
公司不能用盗版。Cadence和Synopsys又太贵了，买不起。有没有便宜一点的呀。
请不吝指教。

boxer188

那就去租lic啊

shenbiao

谢谢。
可是租也很贵啊。Cadence的租一个月就要20万RMB。
几万RMB可以买断一个的话，就好了。

richardxingxing

干嘛非要自己做流程？如果只是为了熟悉流程的话，可以装个。。。。
如果为了做产品，找个软件园，EDA中心啥的请他们做就可以啦

shenbiao

richardxingxing：
你笑得很可爱。

我们公司死板得很。不使用非正版软件。工作不允许带回家做。不赞成员工在家里使用非正版软件。没办法。

这次是在Matlab做系统设计，由Matlab生成RTL，再把RTL综合一下看有多少门。门数太多的话，把Matlab的参数改一改，当然这样会降低系统的特性。为了寻求系统特性与门数的最佳折中点，要反反复复很多次，所以不方便外包。

我们公司的DesignComplier 2000年版读不了Verilog2001，也读不了VHDL1993。而Matlab又不能生成Verilog1995，或者VHDL1987。如果ISE或者Quartus能将读入的Verilog2001或VHDL1993生成某种DesignComplier 2000认识的东西就好了。

用ISE和Quartus来估算ASIC的门数，误差会很大。ISE和Quartus不能读入ASIC的库，综合成ASIC的Netlist吧。

愁啊。

richardxingxing

回复 5# shenbiao

1.不要用Matlab生成RTL，不管在面积还是速度上都会是个瓶颈。
2.如果只是语法的问题，其实找个人专心翻译几天，应该也可以改成95的3.你们是芯片就只有几万行的代码还是一个IP有几万行的代码？如果是芯片的话，我估计你们走个MPW（5X5），面积不是问题啊

shenbiao

1.不要用Matlab生成RTL，不管在面积还是速度上都会是个瓶颈。
--》知道了。谢谢你。一些搞不懂算法的block只能用它来生成。我会注意的。

2.如果只是语法的问题，其实找个人专心翻译几天，应该也可以改成95的
--》为了寻求系统特性与门数的最佳折中点，要反反复复很多次，每次都需要翻译，量太大了。

3.你们是芯片就只有几万行的代码还是一个IP有几万行的代码？如果是芯片的话，我估计你们走个MPW（5X5），面积不是问题啊
--》数模混合，模拟电路开发费用巨大。现在还在研究可行性的阶段，如果出不了特性，或者赚不了钱的话，连MultiProject Wafer都没机会做。