verilog语法问题

orlye · 发表于 2014-5-16 15:54:43

lz能把这两个文件作为附件传上来吗？
就lz给的这几行看不出什么问题。有可能是受前后文影响。

linsklmx · 发表于 2014-5-18 20:56:27

回复 11# orlye

谢谢关注啦我已经找到错误了

iwantto · 发表于 2014-5-19 09:30:15

回复 12# linsklmx

楼主还是把错误原因说一下吧，学习学习

cqugjw · 发表于 2014-5-19 14:16:44

楼主还需努力啊 verilog不是这么写的

linsklmx · 发表于 2014-5-19 16:51:07

回复 14# cqugjw

对我是新手这是第一个程序确实还需要努力

xushuai_hit53 · 发表于 2014-5-20 14:19:45

你的p定义类型应该有问题，定义成wire类型应该会解决。

nj_yanglu · 发表于 2014-5-20 22:14:40

你这个写法基本不会用在可综合的RTL中，就算赋值也应该是p<=5 ,还有 p有没有定义啊

liliwa · 发表于 2014-5-20 22:54:16

本帖最后由 liliwa 于 2014-5-20 22:55 编辑

你这个p=5不能这么写，要写成p=3'd5.3代表二进制的个数，d代表的是指十进制。还要根据你定义的p到底是几位而言。
还有你的第二段代码，可以直接从写，verilog不是这么写的，一个FOR循环展开就是一个电路，你要根据电路来写代码，不要用软件的思想写硬件电路
还有你这个是组合逻辑，赋值就是用阻塞赋值语句=。这点是对的。

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