DW8051 xilinx FPGA求教

a0000442 · 发表于 2014-5-11 19:44:07

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最近在玩 s家的DW8051，在Xilinx的spartan3e上跑原型验证，其中8051的内部的iram和irom用fpga内嵌的 BRAM实现，
用IP Core gengerator生成，在BRAM生成的选项里有Read First/Write First/No change,不是太明白，到底如何选择参数
才能满足dw8051的访问ram/rom的时序要求，请各位大侠赐教，小弟不胜感谢。

huanguestc002 · 发表于 2014-5-12 13:22:49

随便选哪个都可以的， wirite first an read first是说同时有读写控制是到底先执行哪个操作，8051指令不可能同时产生 read signal and write signal的

everhappy · 发表于 2014-5-16 15:54:48

恩，我最近也在搞这个，还做了个Spartan6的小验证板，可以跑串口和timer的C程序。
http://eedesign.taobao.com/
http://2.taobao.com/item.htm?id=38724790119&spm=a1z10.1.w4-17486396929.5.K6sZrZ

可以交流下：）

everhappy · 发表于 2014-5-16 16:17:58

ROM RAM按默认参数生成就可以了，楼上已经解释了。

另外，需要将SDCC编译生成的HEX文件转成字符格式的BIN文件，然后再转成Xilinx COE文件。

everhappy · 发表于 2014-5-16 16:18:09

ROM RAM按默认参数生成就可以了，楼上已经解释了。

另外，需要将SDCC编译生成的HEX文件转成字符格式的BIN文件，然后再转成Xilinx COE文件。

a0000442 · 发表于 2014-5-16 18:23:32

老兄，你的串口跑通了吗？

everhappy · 发表于 2014-5-17 10:10:08

跑通了的

Betray003 · 发表于 2014-5-17 10:22:22

这不是基本的RAM时序啊，只要不会有同时读写的。默认IP生成即可

everhappy · 发表于 2014-5-17 10:25:45

IntelHex文件转xilinx coe的程序，可以用的

a0000442 · 发表于 2014-5-17 11:02:22

老兄，你有没有此出标准的PORT？

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