Solution too large.....VerilogA

zhang_y_w · 发表于 2014-5-9 14:14:31

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在仿真VerilogA 写的理想模块时，报出如下错误，求助我该怎么修改或是设置软件，求指导，谢谢
仿真疑问.jpg

zhang_y_w · 发表于 2014-5-9 14:15:34

是VA模块本身的问题还是Cadence软件设置的问题？

totowo · 发表于 2014-5-11 07:35:27

DC都不收敛了估计是module的问题

是VA模块本身的问题还是Cadence软件设置的问题？
zhang_y_w 发表于 2014-5-9 14:15

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ralphtw · 发表于 2014-9-24 19:14:22

any one know it ?!

[讨论] Solution too large.....VerilogA