ASIC设计兄弟姐妹， 求安慰， 求拥抱，求喝酒

Turbo_Jet

asic 设计太辛苦了， 哥们顶不住了 ！！！

看仿真图， 脑子都看爆炸了， 终于明白了。。。。 VCS是自虐神器啊 ！！！！！！ 还有NCSim, 我擦，简直是脑残sim的缩写啊！ 看多就被 K.O了。

还有综合， 我艹， 总是timing error, negative slack, 怎么改组合逻辑timing还是不过，啊啊啊啊啊啊啊啊，爆了 ！！！！！！！

天啊，赶紧让我完成设计吧， 快要Tape IN 了！！！！！！！！！！！！！！！！

昨晚做梦梦见 always @ (posedge clk OR negedge rst)
                     begin
                         if (rst!=1'b0)
                           begin
                         pkt_int<=32'd0;
                        else ...........................................
                     end

然后。。。。。。。就 射了！！！！！！！！！！！！！！！！！！！！！！  俺还没对象！！！！verilog是人类发明的最恐怖的武器，神马核武器，生化武器都是毛。。。。。。。。。。。。。。。。。。。。。。。。。。

linyuanfei

顶住，哥们！

niuniu4

赶快转行，年轻还来得及。

weiqi7777

用verilog比你用门去搭电路要简单了多吧 。。。。

不然，你去试试用门级搭个乘法器试试？