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有程序如下:要达到的目的是,当CLR为0时,输出为0,pc为0;当clr为1,ldpc为1时,输出为输入值,pc也为输入值,当clr为1,ldpc和load都为0时,pc加1,输出为pc,其他情况pc值不变,但现在仿真出来的波各种混乱,求哪位大神帮帮忙LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY PC IS
PORT(INPC:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CLR, LOAD, LDPC: IN STD_LOGIC;
OUTPC:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END ENTITY;
ARCHITECTURE PC OF PC IS
SIGNAL PC: STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
PROCESS(CLR, LOAD, LDPC)
BEGIN
IF(CLR='0') THEN
PC<=(OTHERS=>'0');
OUTPC<=PC;
ELSIF(LDPC='1') THEN
PC<=INPC;
OUTPC<=PC;
ELSIF(LOAD='0' and LDPC='0') THEN
PC<=PC+1;
OUTPC<=PC;
else PC<=PC; OUTPC<=PC;
END IF;
----END IF;
---=- OUTPC<=PC;
END PROCESS;
END PC; |
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