扇出大为什么会导致路径延时比较大

挂在天边的鱼

回复 10# haitaox


    嗯，一会找来看看。寄存器复制和上全局时钟网络都只是在大扇出导致时序不能收敛时的一种解决办法，时序问题的根本还是设计。

haitaox

回复 11# 挂在天边的鱼


同意你的观点。   
时序是设计出来的，而不是约束或者修改出来的。
做设计时间长了就会发现，RTL编码其实用的时间很短，占大头的时间还是方案设计和详细设计阶段。
ps，用好了脚本语言，写代码刷刷的。

挂在天边的鱼

回复 12# haitaox


    刚刚我去测试了一下，spartan6上BUFG的输出确实只能驱动时钟端口，v6和z7000上是可以的，这个我已经用过了，刚刚又在v6上测试了一把，确实是可以的。
以前还没注意这个问题，以为xilinx的FPGA都具备这个功能。
  你用的什么编码工具啊？VIM？

haitaox

回复 13# 挂在天边的鱼


    可能是xilinx家不同的器件有不同的使用方法吧。

    我用UE，把常用的模块都做成了脚本。公司文化吧，都用UE，只好也用UE 了。

acgoal

扇出大就需要驱动能力更强的器件（速度较慢），或者不断的在布线路径上添加buffer或者LUT来增加信号驱动能力。个人猜想是这个原因导致的延迟增大。至于FPGA内，从来没有特别关注过reset是走哪个网络的。只关心过时钟。

挂在天边的鱼

回复 15# acgoal
全局时钟网络保证到时钟每个寄存器的延时基本保持一致，而普通布线资源没办法做到这一点，扇出过大，就会导致有的路径上延时比较短，有的路径延时会比较长，增加时序收敛的风险。
至于你说的过buf或者LUT增强驱动导致延时的问题，这个我也不是很清楚是不是会有这么一回事，期待其它人的解答。其实我以前和你这个想法差不多，但是不确定是因为要布线才穿过LUT，还是为了增强驱动。
期待大神的声音。

chipsic

好贴 我也一直有这个疑问

笑陵韵

回复 7# haitaox


   请教一下，如果FPGA复位作为全局多个模块的复位信号，有什么设计方能适当优化其扇出吗？多谢！！

haitaox

   

回复  acgoal
全局时钟网络保证到时钟每个寄存器的延时基本保持一致，而普通布线资源没办法做到这一点，扇 ...
挂在天边的鱼 发表于 2014-4-23 09:32

                               
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    据我所知，lut当做布线资源使用完全是因为正常的布线资源不够使用，才被迫使用lut的。
    在ise的综合报告里面，有一项是 lut route through的报告。
    xilinx的文档里面说了一些这方面的知识，大致的意思就是通过只能通过lut才能布线到某些资源

haitaox

   

回复  haitaox


   请教一下，如果FPGA复位作为全局多个模块的复位信号，有什么设计方能适当优化其扇出 ...
笑陵韵 发表于 2015-10-8 11:42

                               
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    您可以参考一下xilinx有关复位的两片 white paper。大致的思想是
1.复位可以不用的地方就不用
2.复位可以少用的地方就少用
3.复位信号最好是同步的
4.用不同复位的方法(always 敏感列表里面没有reset)

1 2 两项能够显著提高资源使用率。 3 4两项可以保证把reset信号作为普通的输入信号，这样就没有扇出的问题了，因为reset不需要专用的布线资源。