cadence版图lvs的问题

ihobbit · 发表于 2014-4-18 20:04:21

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刚学习，做的一个简单全加器已通过DRC，LVS时提示如下错误，也就是把4个N管合并了？导致总数对不上，我查电路图半天找不到错误。

lvs

lhfy · 发表于 2014-4-20 13:48:58

这个文件只是告诉您错了些什么，具体查错还需要cross-probe，一般先看电源地连接，不过看您的这个文件能看出电源地是没有问题的；再看label/pin验证一下，然后再根据错误提示，分别看器件错、电路错、prop. error。LVS报错需要定位找到INITIAL ERROR。同时可以结合层次化、扁平化LVS工具。
如果您想要别人帮您找错，还是需要把版图、电图放上来

ja5623 · 发表于 2014-5-1 11:47:40

多谢分享!!

血色残阳C · 发表于 2017-5-10 19:19:44

我也是pin显示的有问题，不知道解决了没有

JSJXJCDL2017060 · 发表于 2017-6-13 10:37:23

回复，攒积分，再下载。

wink1988 · 发表于 2017-6-13 17:49:40

没有具体的版图和线路，怎么帮你debug？

源漏相栅 · 发表于 2019-4-10 10:01:27

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