求助DFT中C17 violation的解决

snowzx · 发表于 2014-4-14 11:08:10

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本人小白，做post-DFT DRC时，出现violation：Clock A connected to primary output O（C17）。看说明是指，一个时钟A经纯组合逻辑接到了输出端O。时钟A是测试时钟，但输出端O并不是测试输出端口，这种情况为什么会对测试覆盖率产生影响呢？求指点，谢谢了！

icouga · 发表于 2014-4-14 23:14:52

回复 1# snowzx

首先，你要看看这个时钟是不是真的需要输出到PO上，查看下是不是真正的路径。如果在功能和测试下都是一条假路径，那么可以考虑修改设计。
其次，一般PO也作为观测点，如果路径上有一个输入为时钟信号，那么工具将会视为不可控，从而导致覆盖率损失。

snowzx · 发表于 2014-4-15 09:54:38

回复 snowzx

首先，你要看看这个时钟是不是真的需要输出到PO上，查看下是不是真正的路径。如果在功能和 ...
icouga 发表于 2014-4-14 23:14

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非常感谢您的回复。在功能上，时钟确实是要输出到PO上的，我采用一种修改方法，assign PO=scan_mod？1‘b0:clk；这样保证了功能模式下检测时钟clk，也保证扫描模式下PO没有时钟输出。请问这样改可以吗？谢谢啦！

icouga · 发表于 2014-4-16 13:10:20

回复 3# snowzx

这样改逻辑上当然是可行的，但是对覆盖率没有任何提高，因为PO在scanmode下输出是常0。

snowzx · 发表于 2014-4-17 09:19:05

回复 4# icouga

那请问有没有什么更好的修改方法，可以提高覆盖率呢？谢谢！

icouga · 发表于 2014-4-17 22:22:24

回复 5# snowzx
往前回溯时钟信号，找到时钟的源，在测试模式下关闭这个时钟，这样可能会提高点覆盖率。或者更直接的方法是插入一个观测点来替换这个时钟信号，但是不能影响功能。如果对整体设计覆盖率影响不大，我觉得应该没多少影响吧，就不要纠结于这种覆盖率了。

snowzx · 发表于 2014-4-18 10:56:52

回复 snowzx
往前回溯时钟信号，找到时钟的源，在测试模式下关闭这个时钟，这样可能会提高点覆盖率。或者 ...
icouga 发表于 2014-4-17 22:22

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好的，多谢了

diyangguang · 发表于 2014-5-2 11:49:35

同求解

huh75 · 发表于 2015-12-30 11:07:46

学习了

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