[DFT] EDT abort patterns - in AC test

hehaiwen2014

最近一直在调试一个问题

一块芯片中插入用DC,20个OCC，做AC测试Testkompress产生edt和atpg
test coverage一直只有20%
经常显示：
//  Test generator aborts 45 total faults (collapsed) consecutively.
//    3 faults reach the currently set abort limit.
//    42 faults were aborted because there was insufficient EDT encoding capacity to compress the test after encoding the clock control definitions.
还有200个 FF的clk不是连在在occ的输出clk上，连到test_clk上，所以有200个D1 violation
目前的假设主要是
1 OCC插入不当
2 OCC的时钟相互干扰
3 全片只有一个scan_clk,也导致同时测试时，时钟相互影响

通过删去一些OCC,testcoverage有提高
请问各位大牛，是否遇到过这种情况？
如何解决？
使用REPort CLock Domains  -Compatible_clocks
的确发现有许多clk相互影响
这可以用于我们界定去掉那个occ吗？

似乎以前很少有人关注Compatible_clocks，它是造成大量pat被abort的原因吗？

hehaiwen2014

谢谢大家，已经解决。
所有occ 的 shift_reg 只要都放到一条chain上就好
这是edt工具的局限

杀猪的日子

问LZ一个问题，你有没有10个EDT，10个EDT的分开跑simulaiton和生成pattern呢？