设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › DC综合后。跑gate-level仿真hold time的问题

发新帖

查看: 2188|回复: 1

[求助] DC综合后。跑gate-level仿真hold time的问题

发表于 2014-4-12 16:25:25 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

用DC综合后的网标和DC吐出来的sdf来跑gate-level仿真，出现了很多hold time问题。功能过不了。但是不反标sdf可以过。。。请问大家有没有办法让VCS忽略这些hold time violation？

hold, SDF, Time, 后仿

相关帖子

回复

发表于 2014-4-12 19:04:46 | 显示全部楼层

The hold time violation need the APR to fix it to meet the timing constraint. You can't neglect.

EETOP创芯人才网职位发布入口

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-5 19:36 , Processed in 0.019221 second(s), 10 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表