DC综合中RAM的CLK端时序问题

libaoshen888

在进行DC综合的时候，如果RAM的clk端口是直接连接到top的clk端，或者通过几层的hierachy连接的。在时钟clk设置的时候需要添加哪些约束呢。
比如top文件如下：  module top( clk ,data_i,rstn,data_o,oen);
        input      clk,rstn;
       ................
       ................
     encoder encoder(  
                             .clk(clk),
                            );
endmodule
===========================
module  encoder( clk, ...... );
input       clk;
  ..............
        ram ram(    .clk(clk), ......... );


endmoule
==============================