TSMC DRC及LVS 警告问题

毅小祥 · 发表于 2015-7-2 18:26:06

我运行LVS时候也出现了POWER GROUND 的问题，我在原理图中和LAYOUT层都是用的vdd! gnd! 我在LVS中也罢这两个加紧去了。可是还是显示有问题

wuzumakinaluduo · 发表于 2015-11-4 16:01:10

回复 7# icfbicfb
请问大神，这个difine fullchip的选项在哪里？是版图编辑界面吗？

xiuqi180 · 发表于 2015-11-4 16:30:43

学习了。。。。。。

icfbicfb · 发表于 2015-11-5 10:42:47

回复 12# wuzumakinaluduo

lvs runset里面，

ictrh · 发表于 2022-1-21 22:29:05

我的VIA也会报 is not allowed inside the empty area of chip corner 求解答

Tsengsink · 发表于 2022-6-14 16:50:38

ictrh 发表于 2022-1-21 22:29
我的VIA也会报 is not allowed inside the empty area of chip corner 求解答

你好我也遇到同样的问题，请问有解决吗

Tsengsink · 发表于 2022-6-14 16:53:30

ime_t 发表于 2014-8-25 16:05
同遇到这个问题，不知楼主解决没有，或者有没有大神帮忙解决一下，谢谢

请问有解决吗？

ime_t · 发表于 2022-7-12 17:06:06

Tsengsink 发表于 2022-6-14 16:53
请问有解决吗？

不好意思啊，这个没有印象了，应该是没解决，当时那个版图好像是随手画着玩的

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