求问verilog导入virtuoso原理图时global signal的问题

yijiayan · 发表于 2014-3-28 23:12:50

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后端菜鸟一枚，求问综合后的verilog代码导入virtuoso，生成原理图的时候，设置了power net name/global net name，如下图。file:///D:\My Documents\Tencent Files\360497860\Image\KQ7K@@`AHN)2VW]7S8}DGQL.jpg 图片2.jpg

但是，打开原理图，每个Cell的VDD ，GND都没连，而且global信号SX、NW也都没连，如下图。求高手解答。
图片1.jpg

file:///D:\My Documents\Tencent Files\360497860\Image\KQ7K@@`AHN)2VW]7S8}DGQL.jpg

axlrose2138 · 发表于 2014-11-5 07:49:02

回复 1# yijiayan

同问阿。。也请教LZ，解决了么？？

[求助] 求问verilog导入virtuoso原理图时global signal的问题

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