uvm环境下sequence的时序控制问题

geff · 发表于 2014-3-21 09:27:55

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1. 首先描述一下uvm的结构：为了控制sequence的时序，我把多个sequence封装到virtual sequence中。
在uvm中，使用objection机制来控制仿真的时长。但是我的想法是，不想让sequence来决定仿真结束，而是希望用monitor来控制。这样我就在virtual sequence最后添加了while(1);,在monitor中来finish仿真结束；
2. 这样出现了编译错误，给出了类似的glibc detect, Backtrace的错误，我现在觉得可以用event来控制应该可以避免这类错误，但是谁能帮我解释一下这个错误的原因？
3. 我对这个错误的理解就是类似segment fault之类的错误，但为什么还是不清楚，希望有经验的兄弟帮我解释一下。如果有描述不清楚的地方，我会在详细描述一下。多谢！

A1985 · 发表于 2014-3-31 16:00:19

mon中加phase raise。

nativeda · 发表于 2014-4-1 11:24:52

用的哪个仿真器？这是工具的bug了

geff · 发表于 2014-4-2 11:48:37

回复 2# A1985
phase raise是不是一般都用在sequence中？
还是说每个模块都可以phase raise，然后跳的下一个phase前检查所有的objection机制是否完成。

geff · 发表于 2014-4-2 11:50:15

回复 3# nativeda
用的VCS，不知道是谁的bug，估计编译的时候发现sequence 的phase raise永远结束不了，所以报错？

rod_home · 发表于 2014-4-7 08:06:44

回复 4# geff

继承uvm_component的类都可以有objection操作

Mclaren_susy · 发表于 2016-2-22 12:22:32

回复 4# geff

每个模块都可以用

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