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[求助] 关于HDL Designer 2012.1 在Verilog-2005环境下add bus with ripper？

发表于 2014-3-20 21:58:24 | 显示全部楼层 |阅读模式

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我Verilog环境下，在block diagram中想画出一条总线的分支线，总是画不出来？但是把环境换成VHDL 就可以画出总线的分支线。

请问有人遇到过这种问题吗？？如何解决？
难道是软件bug？那这个bug 也太大了吧

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