DC综合结果report_timing cell delay问题

dengbo11111111

回复 8# wh1105

关键路径在单独的底层模块中是完全满足我的是需要求的，分析我的设计的框图，在顶层应该是不存在关键路径过长过大这一情况的

wh1105

回复 11# dengbo11111111


1. If your sub-module was met of this path. So the timing violation report does the whole chip timing report.2. May be you can check your hide line cell. The AOI and BUFFER cell delay too much. That doesn't make sense.
3. From the item 2, I guess that is the coding issue. May be you can attach you rtl code. We can discussion more detail.

dengbo11111111

回复 12# wh1105
以下是我在DC中查看的关键路径部分信息
fanout违反了我设置的set_max_fanout 10的drc，并且capacitance也违反了我设置的set_max_capacitance 0.3。代码量太大，不方便粘贴在帖子中

trippa

回复 10# dengbo11111111


   我之前没用过DC-T，今天用了一下，有一个在compile_ultra时有个错误：ErrorC-topograpical Failed to link physical library.(OPT-1428).我是用pdb格式的物理库，set physical_library "tsmc18_5lm.pdb",物理库的路径这些都检查过过没问题。不知道你做的时候遇到个这个问题没有？

dengbo11111111

回复 14# trippa

你check_lib看看结果，应该是你的物理库在配置文件中没有导入，我用的是milkyway的，跟你的有点不一样，pdb的我没用过。我遇到过这个问题，原因就是物理库没导入进去

liu121zhe

回复 7# dengbo11111111


   多加属性还是能看一些问题的，你先加上属性， -nets -cap -trans -input_pins -attr，然后看报告中clock传输的path是不是还是ideal的。感觉在那个大地方就已经不是ideal的了。

celestin2011

先不说多的，要我碰到了这问题就会打开lib，然后根据输入transition还有输出load，在lut里面查看看delay对不对，如果transition或者load超出范围了的话，那就说明那个drc违反得先修复好了再说~
不知道楼主碰到这个问题有试着没有这么干~

liu121zhe

还有一点，你确定这里的组合逻辑是你代码中想要实现的逻辑吗？rst是不是全部提取出来了，有没有内部reset？

liu121zhe

能否看看你的check_timing的报告

dengbo11111111

回复 16# liu121zhe

在那个大地方本来就不是ideal的吧，我只对clk、rst设置了ideal_network。而Ideal networks are an extension of ideal nets that incorporate automatic propagation  of  the  ideal  attribute. the compile command treats all nets, cells, and pins on the transitive fanout of these objects  as ideal.所以我对这个命令的理解是只有与clk、rst fanout相关的是ideal的，不过你说的这个倒是提供了一种思路