DC综合结果report_timing cell delay问题

dengbo11111111

回复 19# liu121zhe
check_timing部分截图如下：
这应该是没有问题的，那个warning是因为我没设置hold的input_delay

trippa

回复 15# dengbo11111111


    今天我查找资料弄了一整天，发现pdb格式的物理库，读不进去，check_lib可以知道物理库读进DC内存中，但是还是一样的显示那个错误。可以把你用milkway设置物理库的脚本贴上来分享一下吗？

dengbo11111111

回复 22# trippa

trippa

回复 23# dengbo11111111


   多谢

liu121zhe

回复 21# dengbo11111111


   那那个大延迟的原因找到了吗？是因为没设INPUT DELAY产生的？

liu121zhe

回复 21# dengbo11111111


   感觉跟input delay没关系，你仔细看看path，clock经过了一个nor门，你只设了clock是ideal的，但是nor的另一个输入是否也是ideal，如果不是，那么clock的ideal属性是穿不透这个nor的。我想这也是产生那个大delay的原因。像这种跟时钟有组合逻辑的情况，一般都是手动例化的，哪有让工具自动综合的啊，注意！！我们一般都是自己例化CLKMUX等等

shashabiaoge

敢问楼主是怎么结局问题的？我也遇到这个问题了。