各位兄台，使用VHDL编写TestBench的时候，怎么直接读取子模块里的信号啊？

blue_algae · 发表于 2014-3-12 19:18:59

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各位仁兄：我的顶层模块下面有一个子模块，子模块中有一个内部信号A，这个内部信号没有在顶层模块中出现。
在编写TB的时候，我想直接调用A这个信号，请问有没有什么好的方法？

将A信号逐层引出，连到顶层模块的IO引脚是一种方法，但是太麻烦了，我需要对内多个类似A这种信号做操作。

所有语言环境是VHDL。

PS：在verilog的TB下面，用这种语法就可以：UUT.top_module_slave_module.A
就是在各个模块名之间用 . 连接

不知道VHDL下面有没有类似的语法能用，实在是GOOGLE不到了....

buley · 发表于 2014-3-12 22:07:01

好像只有这样做，在VHDL中，你想用这个信号就引出，不过这样也直观

新嘴小王安子 · 发表于 2017-7-7 08:44:05

哥们你这后来怎么做的，我现在也遇到这个问题

[求助] 各位兄台，使用VHDL编写TestBench的时候，怎么直接读取子模块里的信号啊？

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