关于影响静态时序分析的因数-PVT

masure

请教各位大牛一个关于时序分析的问题：
PVT主要指的是：process/voltage/temperature;
这些参数主要会影响路径的延时（path delay）；

我想问的问题如下：
1.process主要分slow/typical/fast几种情况，为什么process到fast，delay越大？
2.temperature主要有min/nom/max几种情况，为什么不是温度越高，delay越大?有temperature inversion现象？

非常感谢！

masure

自己顶一下

ski_db

兄弟，弄错了吧
P表示工艺角，主要是由迁移率体现，FF就是迁移率最大，delay最小的
T越大，反应到迁移率越小，delay也就越大

maxlinwell

Process 工艺 针对CMOS

      模式：以65nm作为基准  SS (<65nm)   TT (=65nm)    FF  (>65nm)

      说明：>65nm   其工艺PMOS/NMOS 管的开关强度增强驱动能力强

   

      Voltage    电压

       模式：以1.8V电压为基准  Slow（<1.8V   1.5V）         Typ（=1.8V）        Fast（>1.8V）



      Temperature  温度

       Slow      Typ      Fast      低温高压，其CMOS驱动能力增强

maxlinwell

如果采用5-corner model会有TT,FF,SS,FS,SF 5个corners。如TT指NFET-Typical corner & PFET-Typical corner。其中, Typical指晶体管驱动电流是一个平均值，FAST指驱动电流是其最大值，而SLOW指驱动电流是其最小值（此电流为Ids电流）这是从测量角度解释，也有理解为载流子迁移率(Carrier mobility)的快慢. 载流子迁移率是指在载流子在单位电场作用下的平均漂移速度。至于造成迁移率快慢的因素还需要进一步查找资料。单一器件所测的结果是呈正态分布的，均值在 TT，最小最大限制值为SS与FF。

jiangdonghai

我也很想知道fast代表什么意思？为什么process到fast，delay越大？

liu205573

顶一下，本人做延时锁相环，采用tsmc65nm工艺，因需要设计低延时单元，电源电压采用较低电压的1.2v，造成vgs-vth在不同工艺角下相对大小变化太大，单级延时相差太大，除了提高电源电压，请问还有什么方法可以减小工艺角误差。