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查看: 2233|回复: 4

[求助] Generate clock 与Source clock 之间的skew 影响时序

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发表于 2014-2-24 17:10:06 | 显示全部楼层 |阅读模式

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Dear all:

    generate clock domain 反馈给source clock domain的路径, 由于时序相对source clock会有延时,即SKEW,导致该path的数据相应延迟,由此source clock采样时,出现setup违例。如果在相应source clock reg的ck前插入clkbuf,就等于挤压hold-time时序空间,并且会导致该reg Q端口时序紧张
    请问,这种情况下,如何设置相关约束,整体上解决这等问题?



Thanks for your consideration!
发表于 2014-2-24 19:45:48 | 显示全部楼层
generate clock domain应该使用与source clock domain同步的时序。导致这个原因有可能是你时钟分频后经过了组合逻辑电路,这时你可以在经过组合逻辑电路后用source clock采样一拍;如果直接分频输出给相应的模块,工具会自动balance两个时钟域间的延迟的。
 楼主| 发表于 2014-2-25 18:10:49 | 显示全部楼层
不能分级,只能采用局部balance的方式实现,换句话说,不能改CODE,只有细化约束!
有何良策?
发表于 2014-5-28 09:19:04 | 显示全部楼层
请问lz这个问题解决了不
发表于 2014-5-28 13:35:07 | 显示全部楼层
generate clock domain 反馈给source clock domain的路径就是慢到快的路徑,應該是要 false_path 不去 check 吧....
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