没有没有真正的大神，关于PLL

我要努力学习 · 发表于 2014-2-24 11:11:15

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最近用一个芯片叫ep1c6t144c8，大家就别说这个片子老不老啦 ~~

是这样的，我想利用PLL把50MHZ的频率变成28.7MHZ，我测试发现在quartus的报表里面说PLL已经使用，于是我就在quartus里的管脚绑定中设定一个PLL的输出管脚，也就是：“时钟输入到PLL”--》“PLL分倍频”--》“输出想要的频率（28.7MHZ）”。但是我用逻辑分析仪测的时候发现，PLL并没有任何的输出。

这个PLL输出管脚肯定没有问题，因为我自己写了一个二分频而且测试了，是有波形而且正确的，而且片子也没有问题，是好的。请问大神们这是怎么回事？我该如何解决这个问题？？

我要努力学习 · 发表于 2014-2-24 11:12:55

着急啊，有人帮帮忙吗

lwukang · 发表于 2014-2-24 12:31:48

回复 1# 我要努力学习

Xilinx里面好像是PLL不能直接管脚输出，你查下手册看看。

我要努力学习 · 发表于 2014-2-24 13:59:41

回复 3# lwukang

这个芯片是Altera的。。。还有什么办法嘛？

lwukang · 发表于 2014-2-24 18:30:59

回复 4# 我要努力学习

我知道是Altera的，只是建议你去查查手册，看PLL能否直接输出。

我要努力学习 · 发表于 2014-2-26 14:06:25

回复 5# lwukang

我看了手册，但是上面没有详细的说明哦·····这怎么办？

arccosx · 发表于 2014-3-5 22:46:17

你说的逻辑分析仪是指内嵌的signaltap还是外接的逻辑分析仪？
如果是前者，那么你用时钟采样时钟本身显然是采不到的

我要努力学习 · 发表于 2014-3-6 15:05:21

回复 7# arccosx

是外部的！

yadog · 发表于 2014-3-6 16:00:37

贴pll例化部分及输出到管脚部分的代码，让大家看一眼就知道了

iidestiny · 发表于 2014-3-7 10:04:46

你只是把PLL 输出的时钟接到外部管脚了吗？有没有看它的锁定情况？

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