Calibre Gate-Level抽取的问题

Veriart · 发表于 2014-2-20 16:30:19

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使用Calibre以Gate-level方式抽取一个数字电路的SPEF，所有用到的标准单元都列在了XCELL文件里，但抽取的时候出现了问题，本来应该被当做门抽取的两个标准单元被抽成了晶体管，而且这两个标准单元的名称以及列在XCELL文件里了。不知何故。。望各位相助。。。谢谢

anothermomo · 发表于 2014-2-21 18:16:29

http://bbs.eetop.cn/viewthread.p ... p;page=1#pid8059100
你看看能解决你的问题吗？

tb0403 · 发表于 2014-2-22 10:59:05

本帖最后由 tb0403 于 2014-2-25 09:23 编辑

遇到这种问题，首先得看calibre的日志，就是calibre lpe 运行时显示界面上的transcript。在日志文件中搜索被flat的cell，看到底发生了什么。
1、如果是发生 seed promotion，就开启 LVS push device（好像是这个命令，具体要查手册。这个命令有2种语法，2008版本用最长的，以上版本两种语法同时用），能够将flate的晶体管push回去。
2、还有可能是电路版图实例数目不一样(就是说cell实例不是一一对应的),APR过来的版图应该没有这个问题。反向的很常见，修改电路可以解决。

korchagin · 发表于 2015-12-4 16:18:06

回复 1# Veriart

你好，请问你解决这个问题了么？怎么解决的呢？

korchagin · 发表于 2015-12-4 23:26:54

回复 3# tb0403

你好，请问一下，我们做lvs，不开pex的时候，能过但是如果开了pex，lvs就过不了
你知道这种大概是什么原因么？

[求助] Calibre Gate-Level抽取的问题

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