PCB寄生电感对LDO稳定性的影响

丁艳

之前设计的LDO，在紧邻LDO芯片输出管脚处就有一个外接1uF的电容，经过一段PCB走线后，送给负载，在负载之前还有一个1uF的电容。现在为了节省成本，把临近LDO输出管脚处的电容给去掉了，这个时候PCB走线的寄生电感对稳定性产生了很大影响，引进了一对共轭零点，导致LDO带宽扩展，PM下降甚至为负。怎么解决这个问题呢？

jiang_shuguo

除非重新设计，否则再把电容移回去

丁艳

回复 2# jiang_shuguo


    要降低成本，只能把这个电容拿掉，保留负载端的电容。只能重新设计了。可是，目前我只能想到通过压低LDO带宽，把寄生电感所引入的零点置于带宽外。有没有更好的思路呢?请指教！

semico_ljj

外接Cap的LDO 对PCB走线没有这么敏感吧？
你设计的带宽多大？

jiang_shuguo

回复  jiang_shuguo


    要降低成本，只能把这个电容拿掉，保留负载端的电容。只能重新设计了。可是， ...
丁艳 发表于 2014-2-20 10:45

                               
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    PCB走了多长的线？为何不把负载的电容移到LDO输出的位置，你的负载是什么东西？

丁艳

回复 4# semico_ljj


    PMU芯片，给基带供电，走线长度大约50mm/0.2mm，这个长度没法再缩小了。

丁艳

回复 5# jiang_shuguo


      PMU芯片，给基带供电，走线长度大约50mm/0.2mm，这个PCB走线长度没法再缩小了。

丁艳

回复 4# semico_ljj


    LDO带宽大概1.8MHz左右吧，PCB走线50mm/0.2mm，根据PCB工程师提供的寄生参数，这么长的走线引入了20nH左右的ESL，200m左右的ESR。

jiang_shuguo

PMU模块电流突变会在20nH电感上引起瞬间高压电压，这个高压不高于PMU的耐压就好，但要注意latch up。输出电容稳在靠近PMU，不会有上述问题，但是你LDO在重载时会由于寄生而振荡。这个你可以权衡下：要知道PMU的最大电流变化率，PMU的最大耐压，放电容于PUM和LDO的不同位置，以同时满足两者（仿真验证）不行。就改电路吧。

丁艳

回复 9# jiang_shuguo


    去掉近端电容测试，重载下输出震荡，重新设计电路是必须的了。那看来只能通过压缩LDO带宽来规避ESL的影响了？