时序约束

574920045 · 发表于 2014-2-14 13:53:59

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在sdc中用creat_clock命令建立的时钟是什么时钟，作用是什么？时序约束不懂啊！

warking · 发表于 2014-2-14 14:11:45

create_clock 用来约束你设计中的时钟的周期。一般用于主时钟的约束
例如你设计中使用100Mhz的输入时钟就可以写成：create_clock -name clk_100 -period 10 [get_ports clk_100]

574920045 · 发表于 2014-2-14 14:33:11

回复 2# warking

如果我用pll生成个250M的时钟，然后将250M的时钟二分频，250M生成数据输出，125M输出外部，上下采样250M数据，我需要进行时序约束吧，约束能让采样在数据合适的位置吗？这个需要建立虚拟时钟吗？对时序约束不懂哦！

warking · 发表于 2014-2-14 14:52:55

要用125MHz的时钟在合适的位置上下采样250MHz的数据需要在设计中实现，这是设计功能实现，靠时序约束是实现不了的。
250MHz分频后的125Mhz是要进行约束的

574920045 · 发表于 2014-2-14 15:04:57

回复 4# warking

所以我现在很纠结，自己不知道125M的采样是否在250M数据的合适位置，频率过高示波器观察不了波形，现在就想能否通过约束方面能使数据和采样能在稳定的位置，不然现在也不知道如何处理了！！！

warking · 发表于 2014-2-14 15:12:24

回复 5# 574920045

用逻辑分析仪

nature19900303 · 发表于 2014-2-14 15:34:17

回复 3# 574920045

不需要建立虚拟时钟，但分频后的时钟需要使用create_generate_clock命令进行约束，以继承主时钟的延迟。给你一个资料，你可以学一下。

574920045 · 发表于 2014-2-14 16:06:45

回复 6# warking

那你觉得我逻辑分析仪的采样时钟该是多大能！！！！问：将250M的时钟分频为125M输出给TXC，我该写约束文件呢？250M也是输出RXD{3:0}的时钟，约束该怎么写啊！

574920045 · 发表于 2014-2-14 16:07:30

回复 7# nature19900303

现在看不知道迟了没有！！！

warking · 发表于 2014-2-14 16:25:20

回复 8# 574920045

写约束就要对症下药了，我得知道你用的什么工具，什么FPGA还是其他的？
一般来说250Mhz 的时钟用create_clock就可以，但是125Mhz的时钟需要看具体的环境来约束，也要设置输出延迟

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