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查看: 2758|回复: 7

[求助] 一个FPGA板同时例化两个相同系统的问题

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发表于 2014-2-12 22:52:36 | 显示全部楼层 |阅读模式

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各位前辈,大家好!在工作上遇到了一些难题,思来想去无法解决。在这向各位求助。
最近在做一个GFSK芯片的项目,基带部分需要搭建FPGA工程。用的是赛灵思V5 220 的板子
由于FPGA板有限,所以为了节省资源,我在一个工程内同时例化了两个系统,一个作为发送端,一个作为接收端。时钟分别由外部单独供给,比如我用J12口用作发送输入输出,J5口作为接受输入输出。另外选择一个口作为测试信号输出。
遇到的问题是:即使对系统作非常小的改动,比如多拉了几个测试信号,或者对内部位宽作出一些调整,都会对时序产生很大影响,甚至导致生成的bit文件时序有大错误,完全不能用。
我们的工程不大,不存在资源不够的问题。想问问大家有没有遇到过这种问题,原因是什么。
现在这样跑出来的bit文件的质量很不稳定,都不知道问题出在哪里,很难往下进行。
谢谢大家
发表于 2014-2-13 15:03:35 | 显示全部楼层
帮忙顶一下,我也遇到同样的问题。
 楼主| 发表于 2014-2-13 20:15:20 | 显示全部楼层
回复 2# zixuan1982


   今天跟一个同事讨论了下这个问题,他说可能是我SPI和基带时钟是两个时钟域,他们之间的数据传递出了问题。一个顶层将同一个系统例化两次应该不会出问题。但是还没证实。
发表于 2014-2-13 22:28:49 | 显示全部楼层
回复 3# loecd4346

应该不是例化的问题,可以看看关于接口的时序,可能数据需要经过发送,在外部绕一遍后再回来,这段延时处于临界状态,
具体分析下端口上的延时以及延时路径的构成。
发表于 2014-2-15 22:01:38 | 显示全部楼层
还请检查下时序约束,和时序报告了
发表于 2014-2-17 10:11:28 | 显示全部楼层
时序问题
 楼主| 发表于 2014-2-17 22:27:43 | 显示全部楼层
回复 2# zixuan1982


   我们发现问题了。是FPGA板子出了问题。和工程设计没有关系
 楼主| 发表于 2014-2-17 22:30:01 | 显示全部楼层
回复 4# lwukang


   恩,确实不是例化的问题。我们换了一块FPGA板子就好了。原来用的那个坏掉了。查了我们好几周
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