[求助]BSD compiler插入jtag，使用有的库结果不正确？十分着急，

Antony100

通过BSD compiler插入jtag时，
使用class.db结果是正确的，
但使用saed90nm_io_min.db, saed90nm_typ.db，就会报错，换了32nm的库，也是同样的错误


调试多天，很是着急，特来向高手请教，非常感谢！


Error: 0 TAP Controller state flops have been found, which is an insufficient number of state flops. There must be at least four. (TEST-813)
...Finished IEEE 1149.1 Compliance Checking.


***************************************************


             IEEE 1149.1 Summary


***************************************************


   Test Logic Reset Method: Synchronous and Asynchronous(TRST)




--------------------------
TAP CONTROLLER DESCRIPTION
--------------------------
State Element Count: 4
State Encoding:  
     Test-Logic-Reset:  nil
        Run-Test/Idle:  nil
       Select-DR-Scan:  nil
           Capture-DR:  nil
             Shift-DR:  nil
             Exit1-DR:  nil
             Pause-DR:  nil
             Exit2-DR:  nil
            Update-DR:  nil
       Select-IR-Scan:  nil
           Capture-IR:  nil
             Shift-IR:  nil
             Exit1-IR:  nil
             Pause-IR:  nil
             Exit2-IR:  nil
            Update-IR:  nil
   0 cells found in the Instruction Register
   0 standard instructions found.
   0 user defined instructions found.
   NO TEST DATA  REGISTER
   No boundary scan register


***************************************************


             IEEE 1149.1 Violation Summary


***************************************************
   4 Violations found in extraction of TAP Controller
Violates Rule: 3.2.1a Corresponds to Errors: TEST-813
Violates Rule: 4.1.1a.ii Corresponds to Errors: TEST-813
Violates Rule: 5.1.1a Corresponds to Errors: TEST-813
Violates Rule: 5.1.1b Corresponds to Errors: TEST-813




并且report_cell和report_power，结果也不正确


Cell                      Reference       Library             Area  Attributes
--------------------------------------------------------------------------------
TM_REG                    TM_REG                          0.000000  b
TOP_BSR_top_inst          TOP_BSR_top_inst_design         712.396802
                                                                     h, n
TOP_DW_tap_inst           TOP_DW_tap_uc_width4_id1_idcode_opcode0_version1_part2_man_num34_sync_mode0
                                                           3068.006395
                                                                     h, n
U4                        B2I1025         saed90nm_io_min 19500.000000
                                                                     d, n
U5                        I1025           saed90nm_io_min 19500.000000
                                                                     d
U6                        I1025           saed90nm_io_min 19500.000000
                                                                     d
U7                        I1025           saed90nm_io_min 19500.000000
                                                                     d
U8                        I1025           saed90nm_io_min 19500.000000
                                                                     d
U10                       I1025           saed90nm_io_min 19500.000000
                                                                     d
U12                       I1025           saed90nm_io_min 19500.000000
                                                                     d
U100                      I1025           saed90nm_io_min 19500.000000
                                                                     d
U200                      B2I1025         saed90nm_io_min 19500.000000
                                                                     d, n
U300                      B2I1025         saed90nm_io_min 19500.000000
                                                                     d, n
UP_CORE                   UP_CORE                         0.000000  b, d
u_cell_873                INVX0           saed90nm_typ    5.529600   
u_cell_874                INVX0           saed90nm_typ    5.529600   
u_cell_875                DELLN2X2        saed90nm_typ    15.667200  
u_cell_876                INVX0           saed90nm_typ    5.529600   
u_cell_877                INVX0           saed90nm_typ    5.529600   
u_cell_878                DELLN2X2        saed90nm_typ    15.667200  
u_cell_879                INVX0           saed90nm_typ    5.529600   
u_cell_880                INVX0           saed90nm_typ    5.529600   
u_cell_881                DELLN2X2        saed90nm_typ    15.667200  
u_cell_882                INVX0           saed90nm_typ    5.529600   
u_cell_883                INVX0           saed90nm_typ    5.529600   
u_cell_884                DELLN2X2        saed90nm_typ    15.667200  
u_cell_885                INVX0           saed90nm_typ    5.529600   
u_cell_886                INVX0           saed90nm_typ    5.529600   
u_cell_887                DELLN2X2        saed90nm_typ    15.667200  
u_cell_888                INVX0           saed90nm_typ    5.529600   
u_cell_889                INVX0           saed90nm_typ    5.529600   
u_cell_890                DELLN2X2        saed90nm_typ    15.667200  
u_cell_891                INVX0           saed90nm_typ    5.529600   
u_cell_892                INVX0           saed90nm_typ    5.529600   
u_cell_893                DELLN2X2        saed90nm_typ    15.667200  
--------------------------------------------------------------------------------
Total 35 cells                                            198967.488000


Operating Conditions: BEST   Library: saed90nm_io_min
Wire Load Model Mode: top




Global Operating Voltage = 1.32  
Power-specific unit information :
     Voltage Units = 1V
     Capacitance Units = 1.000000pf
     Time Units = 1ns
     Dynamic Power Units = 1mW    (derived from V,C,T units)
     Leakage Power Units = 1uW




   Cell Internal Power  = 154.9104 mW  (100%)
   Net Switching Power  = 160.8215 uW    (0%)
                          ---------
Total Dynamic Power    = 155.0712 mW  (100%)


Cell Leakage Power     = 377.2504 uW


Information: report_power power group summary does not include estimated clock tree power. (PWR-789)


                  Internal         Switching           Leakage            Total
Power Group      Power            Power               Power              Power   (   %    )  Attrs
--------------------------------------------------------------------------------------------------
io_pad           154.9023            0.1526          359.4000          155.4142  (  99.98%)
memory             0.0000            0.0000            0.0000            0.0000  (   0.00%)
black_box          0.0000        1.1202e-03            0.0000        1.1202e-03  (   0.00%)
clock_network      0.0000            0.0000            0.0000            0.0000  (   0.00%)
register           0.0000            0.0000            0.0000            0.0000  (   0.00%)
sequential         0.0000            0.0000            8.9779        8.9779e-03  (   0.01%)
combinational  8.0968e-03        7.1289e-03            8.8725        2.4098e-02  (   0.02%)
--------------------------------------------------------------------------------------------------
Total            154.9104 mW         0.1608 mW       377.2503 uW       155.4484 mW




module UP_CORE ( i_clk, i_en, i_in0, test_mode, o_en0, o_en1, o_out0, o_out1 );  
input  i_clk,i_en;
input  i_in0, test_mode;
output o_en0, o_en1;  
output o_out0,o_out1;  
endmodule




module TM_REG (TM_RESETN, TM_CAPTURE_CLK, TM_SHIFT_ENABLE, TM_TDI, TM_TDO, TM_OUT);
     output TM_TDO, TM_OUT;
     input TM_RESETN, TM_CAPTURE_CLK, TM_SHIFT_ENABLE, TM_TDI;
     wire TM_OUT;


//assign TM_TDO = TM_OUT;




//FD2S FF_reg (.D(TM_OUT), .TI(TM_TDI), .TE(TM_SHIFT_ENABLE), .CP(TM_CAPTURE_CLK), .CD(TM_RESETN), .Q(TM_OUT), .QN());


endmodule




module TOP (clk,en,TCK,TMS,TDI,TRST,TDO, in0, out0,out1 );  
input en,clk;
input TCK,TMS,TDI,TRST;
output TDO;
input in0;  
output out0,out1;


wire i_clk, i_en, i_in0, o_en0, o_en1, o_out0, o_out1, TM_OUT;


//class.db
/*
     IBUF2 U5   ( .A(TRST),.Z() );
     IBUF2 U6   ( .A(TDI),   .Z() );
     IBUF2 U7   ( .A(TMS),   .Z() );
     IBUF2 U8   ( .A(TCK),   .Z() );
     BIDI  U4   ( .A(),.E(), .Z(TDO) );     


     IBUF2 U100 ( .A(in0), .Z(i_in0) );        
     IBUF2 U10  ( .A(clk), .Z(i_clk) );
     IBUF2 U12  ( .A(en),  .Z(i_en) );


     BIDI  U200 ( .A(o_out0),  .E(o_en0), .Z(out0) );
     BIDI  U300 ( .A(o_out1),  .E(o_en1), .Z(out1) );  
*/


//saed90nm_io_min.db, saed90nm_typ.db


     I1025 U5   ( .PADIO(TRST), .R_EN(), .DOUT() );
     I1025 U6   ( .PADIO(TDI), .R_EN(),   .DOUT() );
     I1025 U7   ( .PADIO(TMS), .R_EN(),   .DOUT() );
     I1025 U8   ( .PADIO(TCK), .R_EN(),   .DOUT() );
     B2I1025 U4   ( .PADIO(TDO), .DIN(), .EN(), .DOUT() );   


     I1025 U100 ( .PADIO(in0), .R_EN(), .DOUT(i_in0) );        
     I1025 U10  ( .PADIO(clk), .R_EN(), .DOUT(i_clk) );
     I1025 U12  ( .PADIO(en), .R_EN(),  .DOUT(i_en) );


     B2I1025 U200 ( .PADIO(out0), .DIN(o_out0), .EN(o_en0), .DOUT() );
     B2I1025 U300 ( .PADIO(out1), .DIN(o_out1), .EN(o_en1), .DOUT() );  


     UP_CORE UP_CORE (.i_clk(i_clk), .i_en(i_en), .i_in0(i_in0), .test_mode(TM_OUT),
         .o_en0(o_en0), .o_en1(o_en1), .o_out0(o_out0), .o_out1(o_out1));


     TM_REG TM_REG ( .TM_RESETN(), .TM_CAPTURE_CLK(),
         .TM_SHIFT_ENABLE(1'b0), .TM_TDI(), .TM_OUT(TM_OUT),
     .TM_TDO() );


endmodule

zrzf23

karyen

这个问题解决了吗，我也遇到了。。。