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[求助] Ring Oscillator (环形振荡器) post layout simulation 频率增加是什么原因？

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gracesky
发表于 2014-1-11 08:31:39 | 显示全部楼层 |阅读模式

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本帖最后由 gracesky 于 2014-1-11 08:32 编辑

用TSMC65nm设计的Ring Oscillator (加了一级buffer), simulation (pre-layout) 时的频率为1.6GHz, 但是post-layout simulation 频率不降低反而增加了(大概增加了2.5倍，4GHz左右） DRC clean, LVS match, PEX setup 都没问题，会是什么原因呢？ 请高手建议！ 多谢！
下图为schematic，第一级为buffer (inverted inverter) 为了增加延时。

Ring Oscillator with one buffer stage

Ring Oscillator with one buffer stage
inverter, layout, 振荡器

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fuyibin
发表于 2014-1-11 08:48:04 | 显示全部楼层
怎么净是些稀奇古怪的问题
自己再仔细debug一下，肯定是哪里出错了，schematic上的第一是buffer？没见过有人这么做的，搞的像4级inverter 。自己去抽一个norc ,cc , rcc比较一下就知道了，估计就是奇葩电路遇到奇葩问题，也许对LOD, WPE太敏感了
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semico_ljj
发表于 2014-1-11 12:02:23 | 显示全部楼层
确实很奇特
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yuxbaiyingyun
发表于 2014-1-11 12:29:04 | 显示全部楼层
观察你的功耗估计变大了很多！
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grusher
发表于 2014-1-12 10:27:32 | 显示全部楼层
比较下PEX出来的器件W，L是否和model一致。
以前用过某pdk提出电容的长宽用c_w和c_l表示，仿真时电容认不出来，都用作默认值大小。
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jamesccp
发表于 2014-1-12 21:15:10 | 显示全部楼层
4级单端反相器，能做ring osc ？ 需奇数级吧？
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cherry99
发表于 2014-1-13 14:56:13 | 显示全部楼层
同意5楼观点，会不会是PEX提的参数不对？
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xd_HR
发表于 2015-2-10 10:00:49 | 显示全部楼层
四级怎么实现的
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mikeppq
发表于 2015-2-10 10:37:17 | 显示全部楼层
同意6楼，8楼观点。
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greatdilly
发表于 2015-2-10 21:52:59 | 显示全部楼层
回复 9# mikeppq

他第一级是两个source follower
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