求教verilog i2c小程序

icwangrui · 发表于 2014-9-2 19:31:37

你约束有问题的

jackgurong · 发表于 2015-3-6 10:03:09

看看，，，，，

ALSIEJ · 发表于 2015-3-6 14:53:55

这种小规模的逻辑如果没有特殊的要求的话不需要专门编写约束文件吧？你用的似乎是Altera的FPGA？Xilinx的ISE里是可以直接使用默认的优化策略的，不知道你看看能不能使用默认的综合策略进行综合，不使用自定义的约束文件。

heyitsyou · 发表于 2015-3-12 16:04:22

看看怎么解决

chrisdy · 发表于 2016-3-30 15:26:56

显性负效应

yy417349628 · 发表于 2017-8-4 17:13:58

码一下，可能会遇到

jeffej · 发表于 2021-4-24 20:50:13

what data inside???

jeffej · 发表于 2021-4-24 20:54:15

very good data

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