大三下学期，初学FPGA，用VHDL还是verilog？

罗菜鸟 · 发表于 2007-3-10 16:39:56

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都说verilog比较好用，而且我的C语言基础好，可以学校正规教材是Vhdl，学VHDL才有学分

shakayang · 发表于 2007-3-11 01:59:09

我们大学学的是VHDL语言
不过听说VERLOG比较容易上手,而且好象相关的资料也要多一些
两种语言各有各的优点,看你自己怎么看了,还有就是你的基础

shirullan · 发表于 2007-3-11 13:53:46

我也认为Verilog好些，特别是对于你这种C语言基础比较好的同学

kebon22 · 发表于 2010-6-17 23:35:33

大学基本教的是vhdl
不过学好一个可以再学另一个

jimihu · 发表于 2010-6-19 08:10:07

我们大学学的是VHDL语言
不过听说VERLOG比较容易上手,而且好象相关的资料也要多一些
两种语言各有各的优点,看你自己怎么看了,还有就是你的基础

andrewcbl · 发表于 2010-6-19 11:49:10

verilog!

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