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libing2734001 · 发表于 2013-12-19 22:12:11

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最近刚接触FPGA。。想问一下用verilog语言能不能编程一个用模拟信号来做比较的比较器呢??????听说FPGA当中比较器只能高低电平比较是这样子的么？？？
求大神科普，求大神开光，求大神洗脑~

steven_wgq · 发表于 2013-12-19 23:41:26

晕菜，FPGA/CPLD都是数字器件，不支持模拟信号的…………

leesg · 发表于 2013-12-20 00:11:14

google 上找找, 輸入關鍵字 FPGA Verilog simulation ...

wyb309682022 · 发表于 2013-12-20 21:54:50

麻烦大神看看这段程序什么意思，，是中断的
#include "vectors.h"
#include "isr.h"
#include "common.h"

/******************************************************************************
* Vector Table
******************************************************************************/
typedef void (*vector_entry)(void);

#if defined(IAR)
  #pragma location = ".intvec"
  const vector_entry  __vector_table[] = //@ ".intvec" =
#elif defined(CW)
  #pragma define_section vectortable ".vectortable" ".vectortable" ".vectortable" far_abs R
  #define VECTOR __declspec(vectortable)
  const VECTOR vector_entry  __vector_table[] = //@ ".intvec" =
#endif

{
VECTOR_000,          /* Initial SP          */
VECTOR_001,          /* Initial PC          */
VECTOR_002,
VECTOR_003,

wyb309682022 · 发表于 2013-12-20 21:57:01

麻烦大神看看这段程序什么意思，，是中断的
#if defined(IAR)
  #pragma location = ".intvec"
  const vector_entry  __vector_table[] = //@ ".intvec" =
#elif defined(CW)
  #pragma define_section vectortable ".vectortable" ".vectortable" ".vectortable" far_abs R
  #define VECTOR __declspec(vectortable)
  const VECTOR vector_entry  __vector_table[] = //@ ".intvec" =
#endif

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