FPGA时序问题

cike_assassin · 发表于 2013-12-15 14:09:43

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现在我的Verilog代码在板子上能够正常运行，也就是功能没问题，但是在有的板子上会出现不一致输出（现在基本排除硬件上得问题），请问各位不做时序约束会对功能有影响么，谢谢哈,

shiyinjita · 发表于 2013-12-15 21:23:00

回复 1# cike_assassin

看速度，，，，，

cike_assassin · 发表于 2013-12-15 21:38:27

回复 2# shiyinjita

速度要求，控制逻辑，但是出现一个问题是加的时序文件不对功能会不正常，不加时序会正常，因为时序约束是在综合和布局布线之后，感觉应该不影响的把

fuyaolong · 发表于 2013-12-15 21:40:47

必须有时许约束，有了它才能看时许分析结果，才能定位时序过不过

110500623 · 发表于 2013-12-16 11:53:26

没有加约束的话就没有时序分析，那么就不清楚最终结果时序是否满足，存在一定隐患。如果楼主的时钟慢，占用的资源有不多的话，那是没什么问题的，否则这个是有隐患的，最好加上时序约束，然后针对不能满足的时序路径进行优化。

qc3g09 · 发表于 2013-12-16 20:38:12

用PLL 分个25M 时钟给你系统看看吧。慢点好。如果你不做时序分析的吧

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